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Description
Una nuova era di collisioni adroniche inizierà intorno al 2029 con High-Luminosity LHC, che consentirà di raccogliere dieci volte più dati rispetto a quelli raccolti negli ultimi 10 anni di operatività. Questo sarà ottenuto con una luminosità istantanea più elevata, al prezzo di un numero maggiore di collisioni per bunch crossing. Per resistere alle elevate dosi di radiazioni previste e alle difficili condizioni di presa dati, l'elettronica di readout del calorimetro ad argon liquido di ATLAS sarà aggiornata. La catena dell’elettronica di readout è composta da quattro componenti principali. Le nuove schede front-end permetteranno di amplificare, modellizzare e digitalizzare il segnale di ionizzazione del calorimetro con due guadagni sovrapposti con un range dinamico di 16 bit e una precisione di 11 bit. È richiesto un rumore al di sotto del MIP, ad esempio al di sotto di 120 nA per un peaking time di 45 ns, e una non linearità massima del due per mille. Per soddisfare questi requisiti, sono in fase di sviluppo preamplificatori e shaper custom utilizzando tecnologie CMOS a 65 nm e 130 nm. Questi dispositivi devono essere stabili sotto irraggiamento fino a 1.4 kGy (TID) e 4.1 × 1013 neutroni/cm2 (NIEL). Sono stati sviluppati due ASIC preamp-shaper concorrenti e "ALFE", il migliore, è stato scelto. Verranno presentati i risultati dei test di questa ultima versione del chip. Inoltre è in fase di progettazione anche un nuovo chip ADC, chiamato "COLUTA". È in fase di preparazione un setup di test di produzione e sono in corso i test di integrazione dei diversi componenti (inclusi i link lpGBT sviluppati dal CERN) su una scheda front-end a 32 canali e saranno mostrati i risultati di questa integrazione. Le nuove schede di calibrazione permetteranno la calibrazione di tutti i 182.468 canali del calorimetro su una gamma dinamica di 16 bit. Si potrà ottenere una non linearità dell’ un per mille e una non uniformità tra i canali dello 0,25% con un tempo di salita dell’impulso inferiore a 1 ns. Inoltre, gli ASIC di calibrazione custom, devono essere stabili sotto irraggiamento alle stesse dosi degli ASIC preamp-shaper e ADC. E’ stata utilizzata la tecnologia HV SOI CMOS XFAB 180nm per l'ASIC "CLAROC", mentre è stata utilizzata la tecnologia TSMC 130 nm per la parte DAC, "LADOC". Saranno presentate le ultime versioni di questi 2 ASIC che hanno recentemente superato la Production Readiness Review. I dati del rivelatore a 40 MHz saranno ricevute da nuove schede di elaborazione del segnale in standard ATCA ("LASP"), dove le FPGA, collegate tramite link ad alta velocità lpGBT, eseguiranno la ricostruzione di energia e tempo. In totale, l'elettronica off-detector riceve 345 Tbps di dati tramite 33.000 link a 10 Gbps. Per la prima volta, si considererà in queste FPGA, l'utilizzo di tecniche di machine learning online. Un sottoinsieme dei dati originali viene inviato con bassa latenza al sistema di trigger hardware, mentre i dati completi vengono memorizzati in un buffer fino alla ricezione dei segnali di accettazione del trigger. Saranno mostrati l'ultimo stato di sviluppo della scheda e del firmware.
