Schedule
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30 aprile 2013: finire simulazione miniasic
30 maggio 2013: logica VHDL e l'interfaccia con SerDes e il modello SystemC sistemati.
Equivalente alla logica finale pilotrun per quanto possibile.
30 maggio 2013: cellona AM a basso consumo pronta inclusa validazione fino a generare il file lib e il modello verilog
30 giugno 2013: fine test miniasic
30 luglio 2013: completato il layout e sottomissione MPW
30 ottobre 2013: consegna MPW
30 ottobre 2013: fine test MPW
Disegno AMchip05 in parallelo alla produzione MPW a partire dal 30 luglio 2013.
30 marzo 2014: completato il layout e sottomissione AMchip05 (pilot run)
30 giugno 2014: consegna AMchip05
30 luglio 2014: fine test AMchip05
Il primo punto critico mi sembra arrivare a sottomettere l'MPW per fine luglio.
Mi pare importante che l'MPW contenga tutte le modifiche necessarie per l'AMchip05 tranne la dimensione della banca, in modo da minimizzare i rischi del pilot run.
Al momento della sottomissione dell'MPW andrebbe scelta la cella di AM per l'AMchip05 sulla base dei risultati attesi dalla simulazione (assumendo verifica positiva con l'arrivo dell'MPW).
La scelta da prendere è se è realistico arrivare a sottomettere l'MPW entro luglio 2013.
Se si, secondo me vale la pena provare la nuova cella AM con l'MPW.
Iniziando quest'estate il disegno dell'AMchip05 mi sembra realistico finirlo entro marzo 2014 a condizione che l'MPW di luglio 2013 contenga la maggior parte delle modifiche.
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Cosa manca di logica nel miniasic?
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Come va la scheda di test del miniasic? Acquistato lo zoccolo ZIF?
miniasic arrivera' fra il 10-15 giugno
il PCB design deve essere pronto per i primi di maggio per avere il tempo di costruire e assemblare il PCB
- acquisto dello ZIF in corso
- definizione DC-DC converters e acquisto di quello per il 2.5 V
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Speakers:
Alberto A.,
Alberto S., Francesco C.,
Matteo B.,
Mauro C.,
Valentino L.
