AmchiP4

Europe/Rome
Participants
  • Alberto Annovi
  • Edoardo Bossini
  • Francesco Crescioli
  • Laura Sartori
  • Marco Piendibene
  • Matteo Mario Beretta
  • Paola Giannetti
  • Raffaele Tripiccione
    • 09:35 09:50
      Full-Custom Activities e prossimi passi 15m
      Speaker: Matteo Mario Beretta (LNF)
      Slides
      Ho disegnato e testato un prototipo del matchline sense amplifier: - il funzionamento e' corretto Da Fare: - simulazioni di montecarlo (corner analysis); - simulazioni insieme a tutto il layer di memoria - layout (come stima di dimensioni, circa due celle di memoria) - estrazione dei parametri e nuove simulazioni
    • 10:00 10:10
      Floorplane P&R Activities 10m
      Speaker: Laura Sartori (PI)
      pictures
      Questa settimana: 1) Interazione IMEC per floorplane, primo feedback: aggiungere i bondpads che non sono disponibili come std cell, ma forniscono esempi su cosa fare...under investigation. 2) Piazzamento global (vedi immagini allegate). Alcune note: 2.a) Il lef del single layer è "fake", ma dimensioni ragionevoli. 2.b) le std cell al momento si piazzano ovunque, ma voglio evitare che si insinuino tra le righe full-custom (next step) 2.c) Dimensioni die, area, occupazione molto vicina a quella finale. 3) Prodotto il LEF file del single layer, ma svariati dettagli da discutere con Matteo, principalmente di interfaccia del disegno (pinout..nomi e tipo). 4) Provato routing, MA le librerie nuove delle PAD IO (2.5V) danno errore in fase di lettura dal software...con le PAD 3.3.V non avevo avuto questo problema. NEXT STEPS: 1) Bond PADS (prossima settimana) 2) Routing (libreria) 3) Studiare un meccanismo di check per i timing...(prossima settimana) 4) La cella del discharge necessita un modello ad hoc....tipo single_layer
    • 10:10 10:30
      Stato Simulazioni Verilog 20m
      Speaker: Francesco & Edoardo
      Fatto un account su pclabftk2 per Edoardo Installato nella home di Edoardo il software per la simulazione (IUS56) e il software amchip04. Replicato il test sul JTAG che avevo fatto io (Francesco) la settimana scorsa con l'ultima versione del verilog da cvs. Abbiamo visto che il test fallisce (il chip risponde nel JTAG, ma i tdo non sono quelli che si aspetta), ma e` consistente con il test della settimana prima.