Riassunto della settimana:
1. Modelo verilog e di sintesi del single layer con la nuova interfaccia e includente le prime informazioni sulla cella full-custom disponibile. [la sostituzione dei timing, load/drive avviene in modo automatico a partire dal file su cvs..quindi please rispettate il formato del file]. Ci saranno 4 file: 1 contenente le spiegazioni dei singoli parametri il cui nome è in accordo con la nomenclatura delle slides, 3 file, uno per ogni corner che contiene i corrispondenti valori di simulazione.
2. Nuova sintesi (verilog) del pattern bank che include il nuovo modello di sintesi e il nuovo albero di distribuzione segnali disponibile *
3. Nuova sintesi includente la nuova circuiteria di gestione dei segnai full-custom disponibile...semplici simulazioni verilog dei singoli blocco on going per verificarne il funzionamento corretto in casi.
Prossima settimana:
1. Rendere disponibile tutto il verilog sintetizzato e "ragionevolmente" funzionante.
2. Piazzamento e primo timing check con i modellli al momento in uso (sto valutando la possibilità di usare un tool synopsys che permette un timing check misto full-custom/std-cell..)...a meno che in fase di simulazione non trovi grossi bachi...
NOTA:
- Per il file LEF preferirei aspettare di avere il single layer full-custom preparato dagli esperti, poi me ne posso occupare io.
* Alcune domande:
1- Cella per scaricare la bit-line, dove può essere inserita? Vedi disegno allegato...Che tipo di cella è?
2- Nelle celle NAND occorre un trasistor che ponga a '0' la matchline e, nel papero, è pilotato da un segnale, eval, che non è logicamente il ml_dis di cui abbiamo discusso per le NOR e non è nemmeno una qualche combinazione del pre. Negli schematici delle singole celle ho visto che non è presente, avrei bisogno di qualche dritta...
