Name: AmchiP4
Start: 2010-03-18T09:30:00+01:00
End: 2010-03-18T10:30:00+01:00
Location: No location set

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- Simulazione: overlap tra Edoardo e Francesco. Avere entro fine aprile le nuove procedure pronte e runnanti. - Lunghezza layer (senza preamplificatore) = 57 um. Possibili altre modifiche. Si usano tutti e 3 i layers di routing. Estratti i parassiti, presto i nuovi timing. - Single_layer sarà ultimato per fine mese. Prox settimana studi del preamplificatore.

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- 09:30 → 09:31
  
  Verba Volant Scripta Manent 1m
  
  Slides
- 09:35 → 09:50
  
  Stato delle CELLE Full-Custom e prossimi passi 15m
  
  Speakers: Matteo Mario Beretta (LNF), edoardo bossini
  
  document
- 10:00 → 10:10
  
  Stato della sintesi e Piazzamento 10m
  
  Minutes
  
  Speaker: Laura Sartori (PI)
  
  Sintesi: - Verilog disponibile (su CVS), singoli blocchi ragionevolmente funzionanti (encoding, pattern, filter). Per tutto il resto (in particolare JTAG e BSC) l'ardua sentenza a Francesco. Per ora struttura gerarchica per semplificare il debug. - Nel caso (certo, direi) in cui qualcosa non funzioni nella simulazione, sarebbe utile riuscissi a riprodurre il caso scovato da Francesco a Ferrara...mi preparo il setup di cadence anche io? Floorplane and P&R: - Mettendo insieme le caratteristiche del package che vogliamo usare (CQFP208, cavità 13-12 mm...da accertare) + miniasic die (3950x1875 um) + pad size (y=227.920) non mi è chiaro se rispettiamo i constraints imposti da IMEC (Consigliati: PAD pitch > 90um, wirelength <6 mm). => Invio Floorplane alla IMEC* [by this week] - Flusso di P&R ripartito..da concludersi la prox settimana. Varie: - datasheet del pinout + constraints IMEC e nostro disegno in CVS (nella directory AMNote) - Non ho ancora "iscritto" il chip per la sottomissione di giugno... * Il LEF del single layer rimane quello fatto da me, perchè ho fretta di avere un feedback generale.
- 10:10 → 10:30
  
  Simulazioni Verilog 20m
  
  Minutes
  
  Speaker: Francesco Crescioli (PI)
  
  pictures
  
  Questa settimana: interagito con Laura, il modello verilog da lei generato compila con ncverilog utilizzando le librerie UMC90, gli warning ottenuti sono compatibili con quanto aspettato. Primo test di simulazione con il JTAGv2, non funziona tutto perfettamente, ma quantomeno i pin del jtag vanno correttamente. Prossima settimana: adattare il C al modello, eseguire anche gli altri test disponibili, continuo feedback con Laura.