SINGLE_LAYER e circuiteria accessoria 

A) INTERFACCIA
IN: 	BUS_IN, BUS_IN_N, WE, EN_LAYER, MLPRE_N 
OUT: 	WE_OUT, LAYER_MATCH

B) ULTERIORE CIRCUITERIA DENTRO SINGLE_LAYER
 Nel single_layer occorre circuiteria per:
	1) preamplifier 
	2) transistor per l'MLPRE

C) CIRCUITERIA AGGIUNTIVA ESTERNA AL SINGLE_LAYER 
1) celletta full-custom per il SLPRE, una per ogni BITLINE, a gruppi di 8, comune a più righe (32?!?!)
  Da piazzarsi come standard cell nella riga di buffer (1 ogni 32 righe). Ne servono ((15x2) x8). 
2) Occorre poi il buffer per la linea stessa e il suo negato. In totale per ogni riga di buffer servono  2  x 8 buffers per SLPRE ( ciascuno collegato a 15 cellette) + 8 buffer per MLPRE_N, comune alla colonna (1 per ogni layer).

D) MODELLI
1) Modello VHDL (simula, check polarità Bus)
2) Modello per sintesi/Modello Verilog serve: 
	2.a) Delay Bus_in-layer_match (slower)
	2.b) Load Bus_in e Bus_in_n
	2.c) Driving we_out
	2.d) Driving layer_match
	2.e) Delay we-we_out
	2.f) Setup/Hold Writing Operation
            2.h) Carico e timing mlpre_n

D) LOGICA DIGITALE
Con riferimento al disegno di Edoardo, inserisco la logica della generazione MLPRE_N e SLPRE tra i due registri, inserendone un set su clock negato e dopo la circuiteria del jtag (fuori da modality). Non dovrebbe esserci bisogno di modificare le procedure, se i timing non mi tornano lo metto esterno. 

ALTRO
1) Buffer tra un layer e il sucessivo per bufferare il segnale di WE. Metto io? o lo inseriamo nel single_layer, ovvero full_custom? 
2) Strip di alimentazione in  verticale ogni 4 layers.

STATO: VHDL+Verilog sintetizzato pronti per una prima simulazione....ultimi check entro questa settimana