PINOUT:
- La versione del 7 gennaio uplodata per questo meeting è quella attualmente implementata nel floorplane. Blue e Giallo indicano PADS presenti nel floorplane attuale.
- Assecondate le richieste dello scorso meeting:
1) maggior corrente-4mA vs 2mA per la PAd del wiredDA_Low
2) Eliminati tutti gli NC, tranne 1 (PAD 106) perchè farlo non portava alcun vantaggio al momento, ma potrebbe essere rimpiazzata in corso d'opera se ci rendiamo conto abbiamo bisogno di una PAD in più.
3) Aggiunte Patt_data_a/b bit 10 (nella configurazione a 4 layers servono 11 bits di indirizzo)
4) Rimosso OPCODE0. Bastano 3 bits per fare tutti gli opcode e il bit0 è stato rimpiazzato con patt_data_a
FLOORPLANE:
Il Floorplane nella figura uplodata contiene:
1) PADS nella posizione finale + fillers.
2) RING alimentazione (25 um- Max accettabile)
3) MACROCELLA Pattern 1024 row (i.e. 1024 patterns da 8 layers, 2048 da 4 layers). La size è 800x1040 um2.
3.a) LARGHEZZA 800 um : 3.7x15x8=444 um, size degli 8 layers full-custom, 230 size std-cell majority TOT=674. I più di 100 um aggiuntivi tengono conto di: spazio per stendere strips verticali alimentazione, premaplificatore CAM, eventali problemi di routing, varie ed eventuali.
3.b) ALTEZZA 1040 : 1024 rows + 16 rows da usare per strips orizzontali e per routare segnali delicati da dx a sx e viceversa.
4) Strips verticali e orizzontali (non sono sovrapposte alla MACRO, perchè la MACRO al momento è fake...).
5) Size del die come riportata da sito (circa 1.8x3.7), pare tenga già conto dell'incertezza nel tagliare il silicio.
Domande, questioni, dubbi???
Alla IMEC sono già disponibili a ricevere la versione del floorplane per un primo check. (Invio oggi-martedì 12)
Altre domande che vogliamo porre?
PROSSIMO STEP (questa settimana: Laura&Edoardo a Ferrara):
- Piazzare il sintetizzato preparato da Edoardo in questo floorplane e prova di routing globale.
VARIE:
- Corso UMC
- Configurata macchina di pisa per sintetizzare (grazie Giacomo!)